IC 設計工程師的英文履歷怎麼寫
更新於 2026-09-02
IC 設計工程師的英文履歷，算數的證據只有一種：tape-out。同行出身的 hiring manager 讀四個軸：節點、block 所有權、驗證覆蓋率、時序收斂。EDA 工具列了一整排、卻沒說 tape 出了什麼，四個軸全部是零。
從台灣 IC 設計公司往美系晶片外商，是這個職位最常見的一條路，也是保密協議踩線最多的一條路。原則很簡單：類別可以寫，代號不行。「a flagship mobile SoC power-management block」讓同行看懂你的位置，又不洩露專案。這一頁所有範例都是英文，因為外商履歷的成品語言是英文。頻率與覆蓋率一律留 [N]，那些數字必須是你自己量的。
另一件必須在第一句就解決的事：你是 design、verification 還是 physical design。收履歷的人先分流再細讀，含糊的人兩邊都進不去。以下依序是版面結構、三個層級的 summary、依職能分組的 bullet、改寫對照、技能取捨、ATS 關鍵字、常見錯誤，與每句主張會招來的追問。
這個職位的英文履歷，完成後長這樣
下面是一份虛構人物的完整範例，由產品的排版引擎渲染成真正的頁面，分數由同一套規則引擎現算——不是我們打上去的。缺的數字一律留 [N]，所以分數停在上限以下；那不是範例的缺陷，是產品的規則在示範。
Yu-Chen Huang
Education
- Delivered a [N]-bit RISC-V core to tape-out at [N] nm; measured [N] mW at [N] MHz on returned silicon
- Won the department’s graduate design contest against [N] teams with a low-power FIR datapath that held [N] MHz at lower switching activity
Experience
- Owned RTL for the image signal processing block of a [N] nm mobile SoC from spec to tape-out, closing timing at [N] MHz at signoff
- Reduced block dynamic power by [N]% with clock gating, signed off against the UPF power intent
- Built the SystemVerilog assertion suite that caught [N] protocol bugs in the AXI bridge before emulation
- Designed the refresh scheduler for an LPDDR5 controller, cutting average read latency by [N] ns
- Developed a UVM testbench covering [N] thousand functional coverpoints, reaching [N]% coverage
- Halved regression runtime by partitioning the suite across [N] simulation licences with a per-block dependency map
- Implemented the RTL for a [N]-point FFT accelerator taped out on an academic MPW shuttle at [N] nm, from fixed-point spec to GDS handoff
- Automated the laboratory’s nightly regression in Python and Tcl, sweeping [N] thousand random seeds across [N] student blocks simulated by hand until then
- Mentored [N] undergraduates through their first SystemVerilog testbench in the digital-design laboratory course, [N] of whom owned a block on the next shuttle
Projects
- Shipped an open-source AXI traffic generator that reproduces outstanding-transaction and out-of-order corner cases, downloaded [N] thousand times
- Created a pre-commit lint and CDC gate that ended reset-style review comments on [N] Verilog teams
Additional Information
版面結構與順序
單欄、標準標題、保守字體。這份履歷先過解析系統，再過同行工程師，兩者都獎勵無聊的版面。花俏在這個圈子是負分。
排序原則：矽紀錄先行。tape-out 與 block 所有權是你最強的證據，其他區塊都在替它讓路。新鮮人以研究與 shuttle 專題頂上同一個位置。
- 1Summary
三句話：主戰場（design／DV／PD）、節點範圍、tape-out 數。收履歷的人靠這段分流，含糊等於投錯缺。
- 2Experience
倒序，依晶片專案分段。每段寫你的 block、你的簽核範圍、[N] 節點與頻率。應占掉大半頁。
- 3Tape-out Record（選用）
一行一顆：年份、晶片類別、節點、你的角色。這張表每一列都會被追問，只列答得出細節的。
- 4Skills
語言、實際簽核用過的 EDA 流程、腳本。這是關鍵字對照表，不是修課清單。
- 5Education
碩士對這個職位近乎標配。新鮮人放論文題目與 tape-out 相關修課；有量產紀錄後縮成兩行墊底。
三個層級的 Summary 範例
Summary 的任務是讓同行在十秒內完成分流：你的主戰場、節點範圍、矽紀錄。三個層級各一例，數字留 [N] 由你自己填。
Digital design MS graduate with one MPW shuttle tape-out at [N]nm, owning the RTL and post-silicon measurement of a [N]-point FFT accelerator. Comfortable in SystemVerilog, UVM fundamentals, and Python-driven regressions. Looking for a design team where block ownership starts small and grows on evidence.
新鮮人的矽紀錄再小都要寫滿：一顆 shuttle、量測數據、你負責的段落。那顆 FFT 加速器是可以被追問一小時的實體。
Digital design engineer with [N] production tape-outs across [N]nm to [N]nm, owning power-management and interface blocks on mobile SoCs. Closed timing at [N]MHz and signed off CDC, lint, and low-power intent for every release. Prefers owning a block end to end: spec, RTL, signoff, and the silicon debug that follows.
中生代的分流資訊要齊：節點範圍、block 類別、簽核紀錄。最後一句講工作方式：end to end 的所有權，正是外商最想買的東西。
Senior design engineer leading a [N]-person block team through [N] tape-outs, owning subsystem microarchitecture and final timing signoff. Cut respin risk by moving formal verification into the design loop and holding [N]% functional coverage as a release gate. Mentors engineers into block owners; writes decisions down so reviews argue evidence, not memory.
資深的證據是被制度化的東西：formal 進了設計迴圈、覆蓋率變成 release gate。最後一句講的是留在團隊身上的改變，不是自我評價。
依職能分組的 bullet 範例
骨架不變：動詞、你的 block、方法、[N] 結果。節點與頻率是這個職位的規模語言，缺哪個就留哪個的 [N]。
RTL 設計與區塊所有權
· Owned the RTL for a mobile-SoC power-management block from microarchitecture spec to tape-out at [N]nm, across [N] project cycles and [N] design reviews.
· Designed a [N]-lane camera-interface receiver handling [N] Gbps per lane, settling the clock-domain-crossing scheme with the analog team before RTL freeze.
· Cut block area by [N]% by sharing one multiplier across two datapaths, after profiling showed they were never active in the same cycle.
驗證與覆蓋率
· Built the UVM environment for a [N]-channel DMA controller, raising functional coverage from [N]% to [N]% before code freeze.
· Caught [N] RTL bugs pre-silicon with directed tests for reset and clock-gating corners the constrained-random suite had not reached.
· Proved the bus arbiter starvation-free with formal property checks, exposing a deadlock the nightly regression had missed for [N] weeks.
· Cut nightly regression turnaround from [N] hours to [N] hours by ranking tests on coverage contribution and dropping redundant seeds.
時序收斂與 PPA
· Closed timing on a [N]MHz video-pipeline block at [N]nm, retiming [N] critical paths instead of upsizing cells and growing area.
· Cut switching power by [N]% with fine-grained clock gating on the datapath, verified against the UPF power intent at signoff.
· Cleared [N] hold violations inside the final ECO window by hand-guiding buffer placement on the scan chain, keeping the tape-out date.
Tape-out 與矽晶除錯
· Carried a display-pipeline block through [N] tape-outs, signing off CDC, lint, and ATPG coverage at [N]% before each netlist handoff.
· Isolated a low-voltage-only silicon failure to a missing two-flop synchronizer, reproducing it on [N] parts and confirming the metal fix on the next shuttle.
· Brought up first silicon for an audio subsystem in the lab, validating [N] operating modes against the datasheet with the firmware team.
流程與自動化
· Scripted the lint-CDC-synthesis release checklist in Python, cutting block handoff from [N] days to [N] hours and ending hand-edited constraint mistakes.
· Built a per-commit coverage dashboard adopted by [N] design teams, surfacing regressions the weekly report used to hide for days.
跨團隊協同設計
· Negotiated the block power budget with the architecture team, trading [N]% area for the [N]% switching-power cut the product spec required.
· Wrote the testbench interface spec with the verification team before RTL coding started, so interface bugs surfaced in the first regression week.
改寫前後對照
同一段經歷的弱寫法與強寫法。這個職位的弱寫法有固定型：工具代替成果、晶片代替 block、團隊代替你。
Responsible for RTL design using Verilog.
Designed and owned the RTL of a [N]-channel DMA controller at [N]nm, carrying it through two tape-outs without a functional ECO.
差在哪 · 「Responsible for」加語言名稱，等於什麼都沒說。改寫後有 block、有節點、有一個可查證的品質事實：兩次 tape-out 零功能性 ECO。
Familiar with Synopsys VCS, Design Compiler, PrimeTime, and Cadence Innovus.
Synthesized and closed timing on a [N]MHz video-processing block in Design Compiler and PrimeTime, resolving [N] critical paths before netlist handoff.
差在哪 · 這是本職位的招牌陷阱：EDA 工具清單沒有矽紀錄。改寫讓工具依附在一次真實的收斂上，工具只留故事需要的兩個。
Performed verification of various IP blocks.
Verified a PCIe-endpoint controller in UVM, writing [N] sequences and raising functional coverage from [N]% to [N]% before code freeze.
差在哪 · 「Various」把所有權稀釋成零。改寫指名一個 block、你寫的 sequence 數、覆蓋率前後值，三個都是面試可以往下鑽的錨點。
Worked on a chip project that was successfully taped out.
Owned the audio-subsystem RTL on a consumer SoC taped out at [N]nm, closing [N] design-review findings and signing off CDC clean.
差在哪 · 「Worked on」是旁觀者措辭，tape-out 的功勞記在晶片頭上而不是你頭上。改寫劃出你的 block 與你掛名的簽核。
Helped debug silicon issues after tape-out.
Isolated a low-voltage silicon failure to a missing two-flop synchronizer, reproducing it on [N] parts and verifying the metal fix on the next shuttle.
差在哪 · 「Helped」不承載任何主張。改寫有診斷（synchronizer）、有證據（[N] 顆重現）、有收尾（shuttle 驗證），是一條完整的除錯敘事。
技能區怎麼取捨
這個圈子的面試官自己就是做過的人。技能區的每一個詞，都要準備好被問「你用它簽核過什麼」。
值得佔版面的
SystemVerilog · Verilog · UVM · SystemC
VCS · Verdi · Design Compiler · PrimeTime · SpyGlass
STA · CDC · formal verification · UPF low-power · DFT/ATPG
Python · Tcl · Perl · Git
可以刪掉的
- 大學實驗課碰過的每一套 EDA 工具 · 面試官會問你用哪一套跑過簽核、卡關時怎麼解。留下實際交付用過的流程，其餘刪掉。
- FPGA、類比、韌體、AI 加速器全都列上 · 什麼都碰過一點，讀起來像什麼都不擁有。履歷要讓人一眼看出主戰場是 design、DV 還是 PD。
- 「Familiar with digital design concepts」這類概念句 · 熟悉是主張，不是證據。數位設計的證據叫 tape-out，位置在 Experience。
- 公司內部工具與流程的代號 · 圈外看不懂，還可能踩到保密線。改寫成通用能力：regression framework、release flow。
ATS 關鍵字
解析系統先比對關鍵字，同行才讀內容。以下是這個職位常被比對的詞，按類別分組。
只放你簽核過、被追問答得出來的詞：這個圈子的面試官都做過同樣的事，一個守不住的關鍵字比空白更傷。堆關鍵字不會讓解析器多給分，在人眼裡只是雜訊。
履歷之外的證據：對方查得到的那一半
這個職位的難處是，你最強的工作被保密協議關著。但公開的部分比多數人以為的多：專利是公司自己送去公告的，論文有 DOI，學位論文躺在圖書館的公開目錄裡。以下是同行真的會去查的東西，以及履歷上該用哪一行指過去。
- 對方會打開什麼，以及順序
第一步不需要你給連結：拿你的英文姓名去專利資料庫和 Google Scholar 各查一次，對方自己會做，而且多半在讀完 Summary 之前就做完了。第二步才是履歷上真的有的 repo 連結。新鮮人多一項：學位論文。中生代常常什麼都打不開，這在這個圈子是正常的，量產 RTL 不會離開公司網段。所以履歷的任務不是生出連結，是擺幾個查得到的錨點，替那些查不到的 tape-out 主張背書。
- 專利：公司已經替你公開的那一件
專利是雇主自己送去公告的，公開號一出來，那件事就不再是秘密，你可以寫。照登記寫：「Patents: [N] granted, [N] published applications; inventor on clock-gating and memory-refresh filings, assigned to employer.」受讓人是公司不是你，那半句要留著。狀態分四種——已核准、公開申請中、已提申請、已放棄——資料庫上一查就分得出來，把申請中寫成 granted 是這一段代價最高的一個字。
- 論文與研討會：矽可以公開的那個版本
電路與架構走 ISSCC、VLSI Symposium、A-SSCC、JSSC；方法學與驗證走 DAC、DATE、DVCon。DVCon 值得特別記住：它是保密工作唯一體面的公開路徑，講方法、不講晶片，這也正是法務通常肯放行的形狀。履歷一行就夠：「First author, ISSCC [N] — a [N]-point FFT accelerator at [N] nm.」在審的稿件寫「Submitted to [venue], under review」，而且要附得出 preprint 連結；沒有連結，那一行打開是空的，先不要列，等接受了再放。
- 連 repo，不要連 profile
把 GitHub 個人頁放上去，對方看到的是一整排空白的年份——那幾年你在公司網段裡寫 RTL，commit 記錄不在外面。改成連單一個 repo，一個 repo 做一件事：一支 AXI traffic generator、一個 pre-commit 的 lint 與 CDC 閘門。這一頁的範例履歷就是這樣寫的：header 的 GitHub 欄位空著，Projects 有兩個具體連結。動手前先處理職務發明：在公司寫的工具通常已約定歸雇主，要公開就用自己的機器、自己的時間重寫一份，而且先問過。
- 真的沒有東西可以連，就把那一欄刪掉
這個職位跟前端工程師不一樣：IC 設計工程師沒有公開程式碼是常態，空著不扣分。但一個放了三個 fork 和一份課堂 Verilog 作業的 profile 會扣分，因為那會變成同行唯一讀過的、你寫的程式碼。刪掉那一列。空出來的位置放 Tape-out Record：一行一顆，年份、晶片類別、節點、你的角色。這張表招來的，剛好是你想被問的問題。
- 新鮮人的可查證據：論文、die photo、量測對照表
學位論文是公開的：國家圖書館的博碩士論文系統查得到全文，指導教授與口試委員也在上面。那是新鮮人手上唯一一份不必請對方相信你的文件。履歷寫：「M.S. thesis: a [N]-point FFT accelerator taped out on an MPW shuttle at [N] nm.」面試帶一頁，不是九十頁：一張 die micrograph、一張模擬與量測的對照表，以及對不上的那一欄你後來怎麼追。
- 查得到的 vs 只是宣稱的，以及對不上的時候
查得到：學歷、論文與你在作者列的位置、專利狀態與發明人名單、公開 repo 的 commit 時間。查不到：節點、頻率、覆蓋率、tape-out 顆數——偏偏那些才是決定 offer 的句子。可查的錨點存在的意義，就是替不可查的部分借信用。一旦登記寫著公開申請中而履歷寫 granted，或論文把你排第五而履歷寫 first author，對方連 tape-out 那幾行也一起不信了。
- 這個圈子小到不需要 reference check 表格
竹科的 IC 設計圈就這麼大，面試官通常認識你上一個團隊的某個人，那通電話會在你不知道的時候打出去。它問的就是履歷上最模糊的三件事：block 到底是不是你的、tape-out 顆數有沒有灌水、team size 有沒有把實習生算進去。寫的時候就假設那通電話已經打完了。「接手並延伸」撐得住這通電話；沒有 spec 在背後的「owned」撐不住。
IC 設計履歷的常見錯誤
- 1EDA 工具列了一排，卻沒說 tape 出了什麼
工具是每個人都有的，矽紀錄才是你的。每段經歷都要回答：哪個 block、什麼節點、哪些簽核出自你手。
- 2寫出晶片內部代號
代號違反保密協議，而且圈外人看不懂。用類別描述：a flagship mobile SoC power-management block。節點與頻率多半可以寫，代號永遠不行。
- 3看不出你是 design、DV 還是 PD
收履歷的人第一件事是分流。Summary 第一句就要講清楚主戰場；都碰過就講比例，不要含糊。
- 4拿整顆晶片的規格冒充自己的貢獻
「Worked on a 5G modem SoC」講的是公司的產品。寫你擁有的 block 與你掛名的簽核。範圍小而真實，勝過大而空。
- 5tape-out 主張沒有節點、頻率與簽核紀錄
沒有 [N]nm 與 [N]MHz 的 tape-out 無法被檢驗，讀起來像旁觀。數字缺哪個就留哪個的 [N]，不要整句放棄。
- 6學校 shuttle 與量產 tape-out 混寫
MPW shuttle 對新鮮人是真實證據，但要誠實標示。被發現「量產」其實是課堂專題，整份履歷一起折價。
每句主張會招來的追問
面試官問追問只想確認一件事：block 是你擁有的，還是你跑了別人寫好的 regression。每一句主張，先想過三層再寫上去。
Owned the power-management block RTL through [N] tape-outs.
Microarchitecture spec 是你寫的，還是接手維護？舉一個你拍板的設計決定，和一個被你否決的方案。
「Owned」在同行面前是重話。準備一個你做過的取捨：pipeline 為什麼這樣切、放棄了什麼、下一版會改哪裡。接手維護就誠實說接手，講你加上去的部分。
Raised functional coverage from [N]% to [N]%.
Coverage model 是誰定義的？沒蓋到的那些 bin 是什麼、為什麼可以簽核？
這題在分辨你是寫 coverage plan 的人，還是跑別人 testbench 的人。說得出 coverage hole 的具體內容與棄追理由，這句主張才是你的。
Closed timing on a [N]MHz block at [N]nm.
最難那條 critical path 經過哪些邏輯？你用什麼手段收斂：改 RTL、改 constraint，還是請後端加 buffer？
準備一條你真的追過的 path：起點終點、slack 多少、試過哪三種方法。答不出 path 細節，這句功勞會被歸給後端團隊。
Caught [N] pre-silicon bugs in the interrupt controller.
講最嚴重的一隻：怎麼被抓到、逃到矽上會怎樣、為什麼 constrained-random 沒撞到？
一隻講得完整的 bug 勝過 [N] 隻的統計。準備波形層級的細節：觸發條件、錯誤傳播路徑、你補了哪條 assertion 防止回歸。
Debugged a first-silicon failure and shipped a metal fix.
樣品只有幾顆的情況下，你怎麼把問題縮小到那顆 synchronizer？fix 進 shuttle 前怎麼確認有效？
矽晶除錯的可信度在排除法的順序：先切電壓溫度條件、再看 scan dump、最後對回 RTL。講得出每一步排除了什麼假設，才算你主導。
常見問題
簽了 NDA，tape-out 經歷可以寫到多細？
原則：類別可以，代號不行。「A flagship mobile SoC power-management block」讓同行看懂你的位置，卻不洩露專案。製程節點與時脈多半屬於可談的層級，拿不準就寫 [N]，面試時口頭補充。
真正的紅線是未發布產品的存在本身與客戶名稱。拿不準的內容，寧可抽象一層。
在台灣 IC 設計公司的經歷，寫給美商看要調整什麼？
最大的差異是所有權的顆粒度。台式寫法習慣列年資與專案名；美商要看你的 block、你的簽核紀錄、你的數字。每條 bullet 的動詞前面必須是你。
Summary 第一句講清楚 design、DV 還是 PD。收履歷的 hiring manager 是同行，他用這句決定把你放進哪條 pipeline。
只有課堂專題和 MPW shuttle，可以寫成 tape-out 嗎？
可以，但要誠實標示 shuttle 與課程脈絡。一顆量得出數據的 shuttle 晶片對新鮮人是真實證據：寫你負責的段落、量測結果、以及矽和模擬對不上的地方你怎麼追。
偽裝成量產 tape-out 的代價是整份履歷折價。這個圈子的面試官問三句就知道。
design、verification、PD 都碰過，履歷要全寫嗎？
照你要投的職缺選一條主線，其餘降為輔助。三樣並列讀起來像沒有主戰場，兩邊的 hiring manager 都不會收。
轉軌是另一回事。想從 DV 轉 design，就把 DV 經歷裡最接近設計的部分往前放：microarchitecture 討論、你動手的 RTL fix。
新鮮人要放 GPA、修課與論文嗎？
碩士對這個職位近乎標配，Education 對新鮮人是主戰區：論文題目、tape-out 相關修課、拿得出手的 GPA 都放。有第一顆量產 tape-out 之後，這區縮成兩行讓位給矽紀錄。
把你的 tape-out，寫成同行想追問的英文
用中文照實描述你的 block、節點與簽核紀錄，AI 以 Tech 視角改寫成這一頁等級的英文 bullet。四項分數由規則引擎計算，同一份稿重測數字不變。缺的頻率與覆蓋率一律留黃色 [N] 空格，由你自己填。面試時守住那些數字的人是你。
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